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Ce rapport résume les tendances technologiques à l’origine du phénomène du silicium noir, son impact sur les serveurs et un effort pour les freiner sur la base du document de recherche publié en 2011 par Hardavellas et al. Les puces de serveur ne dépassent pas une certaine limite. En conséquence, une partie croissante de la puce reste éteinte, connue sous le nom de silicium foncé, que nous ne pouvons pas nous permettre d’alimenter. Les processeurs multicœurs spécialisés peuvent utiliser une zone de matrice abondante, sous-utilisée et sous contrainte de puissance en fournissant divers cœurs hétérogènes spécifiques à l’application pour améliorer les performances du serveur et l’efficacité énergétique.

Les données croissent à un rythme exponentiel. Il nécessite de l’énergie de calcul pour traiter et effectuer des calculs. Il a été observé que les données croissent plus rapidement que la loi de Moore. La loi de Moore stipule que les performances de l’ordinateur, la vitesse d’horloge du processeur et le nombre de transistors par puce doubleront tous les deux ans. Une quantité sans précédent d’énergie de calcul est nécessaire pour relever ce défi. Il suffit d’avoir une idée des demandes énergétiques par exemple que le centre de données 1000m2 fait 1,5MW. De nos jours, des processeurs multicœurs sont utilisés pour traiter ces données. On pense que les performances d’un système sont directement proportionnelles au nombre de cœurs disponibles. Cependant, cette croyance n’est pas vraie parce que la performance ne suit pas la loi de Moore. En réalité, les performances sont beaucoup plus lentes que les résultats attendus en raison de certaines contraintes physiques telles que la bande passante, la puissance et les limites thermiques, comme le montre la figure 1.

Figure 1: Contraintes physiques

On observe que la bande passante hors puce croît lentement. En conséquence, les cœurs ne peuvent pas être alimentés avec des données assez rapidement. Une augmentation du nombre de transistors ne diminue pas assez rapidement la tension. Une augmentation de 10 fois des transistors n’a entraîné qu’une chute de tension de 30% au cours de la dernière décennie. De même, la puissance est limitée par des limites de refroidissement, car le refroidissement ne s’étend pas du tout. Afin d’alimenter la révolution multicœur, le nombre de transistors sur la puce augmente de façon exponentielle. Cependant, le fonctionnement simultané de tous les transistors nécessite une puissance exponentiellement supérieure par puce, ce qui n’est tout simplement pas possible en raison des contraintes physiques expliquées précédemment. En conséquence, une zone exponentiellement grande de la puce est laissée inutilisée, connue sous le nom de silicium sombre.

La zone de silicium sombre croît de façon exponentielle, comme le montre la ligne de tendance de la figure 2. Dans ce graphique, la taille des matrices des performances maximales pour les différentes charges de travail est tracée avec le temps. En termes simples, nous ne pouvons utiliser qu’une fraction des transistors disponibles sur une grande puce, et le reste des transistors reste éteint.

Figure 2: Tendance de la taille des matrices

Maintenant, une question se pose: faut-il gaspiller cette grande zone sombre inutilisée de la puce? Hardavellas et coll. le silicium foncé est réutilisé pour les multiprocesseurs de puces (CMP) en construisant une mer de cœurs hétérogènes spécialisés spécifiques aux applications. Ces cœurs spécialisés n’alimentent dynamiquement que quelques cœurs sélectionnés conçus explicitement pour la charge de travail donnée. La plupart de ces cœurs d’application restent désactivés / sombres lorsqu’ils ne sont pas utilisés.

Avantages des noyaux spécialisés: Les noyaux spécialisés sont meilleurs que les noyaux conventionnels car ils éliminent les frais généraux. Par exemple, pour accéder à une donnée de la mémoire locale, du cache L2 et de la mémoire principale, il faut respectivement 50 pJ, 256-1000 pJ et près de 16000 pJ d’énergie. Ces frais généraux appartiennent à l’informatique à usage général, tandis qu’un noyau spécialisé soigneusement conçu peut éliminer la plupart de ces frais généraux. Les cœurs spécialisés améliorent les performances globales et l’efficacité énergétique des charges de travail des serveurs en atténuant l’effet des contraintes physiques.

1.1 Méthodologie

Pour évaluer l’étendue du silicium noir, il est crucial d’optimiser conjointement un grand nombre de paramètres de conception pour composer des CMP capables d’atteindre des performances maximales tout en respectant les contraintes physiques. Par conséquent, nous développons des modèles analytiques de premier ordre en optimisant les principaux composants du processeur, tels que la tension de seuil d’alimentation &, la fréquence d’horloge, la taille du cache, la hiérarchie de la mémoire et le nombre de cœurs. L’objectif des modèles analytiques est de dériver des conceptions de performances optimales et de décrire les contraintes physiques du processeur. Les modèles paramétrés détaillés sont construits selon les normes ITRS*. Ces modèles aident à explorer l’espace de conception des multicœurs. Notez que ces modèles ne proposent pas le nombre absolu de cœurs ou la taille de cache requise pour atteindre les performances maximales des processeurs. Au lieu de cela, il s’agit de modèles analytiques proposés pour capturer les effets de premier ordre de la mise à l’échelle de la technologie afin de découvrir les tendances menant au silicium sombre. La performance de ces modèles est mesurée en termes de débit de serveur global, et le modèle est examiné de manière autonome en informatique hétérogène.

Afin de construire de tels modèles, nous avons fait des choix de configuration de conception pour les modèles de matériel, de bande passante, de technologie, d’alimentation et de zone, comme décrit dans la section suivante en détail.

2.1 Modèle matériel

Les CMP sont construites sur trois types de cœurs, à savoir, à usage général (GPP), embarqué (EMB) et spécialisé (SP). Les GPP sont des cœurs multithread à quatre voies scalaires dans l’ordre et fournissent un débit élevé dans un environnement de serveur en réalisant 1,7 fois plus d’accélération sur un cœur à un seul thread. Les cœurs EMB représentent un paradigme de conception soucieux de la puissance, et ils sont similaires aux cœurs GPP en termes de performances. Les cœurs spécialisés sont des PCM avec du matériel spécialisé, par exemple des GPU, des processeurs de signaux numériques et des réseaux de portes programmables sur le terrain. Seuls les composants matériels seront mis sous tension, qui conviennent le mieux à la charge de travail donnée à n’importe quelle instance de temps. Les noyaux SP surpassent les noyaux GPP 20 fois avec 10 fois moins de puissance.

2.2 Modèle technologique

Les CMP sont modélisées sur les technologies de fabrication 65 nm, 45 nm, 32 nm et 20 nm suivant les projections ITRS. Les transistors ayant une tension de seuil élevée Vth sont les meilleurs pour évaluer l’abaissement du courant de fuite. Par conséquent, des transistors Vth élevés sont utilisés pour atténuer l’effet de la paroi de puissance. Les CMP avec transistors hautes performances pour l’ensemble de la puce, LOP (faible puissance de fonctionnement) pour le cache et les transistors LOP pour l’ensemble de la puce sont utilisés pour explorer les caractéristiques et le comportement du modèle.

2.3 Modèle de zone

Le modèle limite la zone de la matrice à 310 mm2. Les composants d’interconnexion et de système sur puce occupent 28% de la surface, et le reste des 72% est destiné aux cœurs et au cache. Nous pouvons estimer les zones de base en mettant à l’échelle les conceptions existantes pour chaque type de noyau selon les normes ITRS. Le noyau UltraSPARC T1 est mis à l’échelle pour les noyaux GPP et ARM11 pour les noyaux EMB et SP.

2.4 Modèle de performance

La loi d’Amdahl est la base du modèle de performance. Il suppose un parallélisme d’application de 99%. Les performances d’un seul cœur sont calculées en agrégeant des UIPC (instructions d’utilisation validées par cycle). UIPCis calculé en termes de temps d’accès à la mémoire donné par la formule suivante:

AverageMemoryAccessTime = HitTime + MissRate × MissPenalty

UIPC est proportionnel au débit global du système. Des formules détaillées, des dérivations et des calculs du modèle de performance sont disponibles sur .

2,5 modèles de taux d’erreurs de cache et d’évolution des ensembles de données L2

L’estimation du taux d’erreurs de cache pour la charge de travail donnée est importante car elle joue un rôle de gouvernance dans les performances. Le cache L2 d’une taille comprise entre 256 Ko et 64 Mo est ajusté en courbe à l’aide de mesures empiriques pour estimer le taux d’erreur du cache. La loi de puissance décalée en X
y = α (x + β) ^ γ fournit le meilleur ajustement pour nos données avec un taux d’erreur moyen de seulement 1,3%. Les formules de mise à l’échelle du taux d’erreur sont répertoriées avec des détails dans ce travail.

2.6 Modèle de bande passante hors puce

Les besoins en bande passante de la puce sont modélisés par une estimation du taux d’activité hors puce, c’est-à-dire de la fréquence d’horloge et des performances du cœur. La bande passante hors puce est proportionnelle au taux d’erreur L2, au nombre de cœurs et à l’activité principale. La bande passante maximale disponible est donnée par la somme du nombre de pads et des horloges hors puce maximales. Dans notre modèle, nous traitons la mémoire empilée 3D comme un grand cache L3 en raison de sa grande capacité et de sa bande passante élevée. Chaque couche de mémoire empilée 3D est de 8 Gbits à une technologie de 45 nm. La consommation d’énergie de chaque couche est de 3,7 Watts dans le pire des cas. Nous modélisons 8 couches avec une capacité totale de 8 Go et une couche supplémentaire pour la logique de contrôle. L’ajout de 9 couches élève la température de la puce à 10°C. Néanmoins, on tient compte de la dissipation de puissance pour contrer ces effets. Nous estimons que l’empilement 3D améliorera le temps d’accès à la mémoire de 32.5% car cela rend la communication entre les cœurs et la mémoire 3D très efficace.

2.7 Modèle de puissance

La puissance totale de la puce est calculée en ajoutant la puissance statique et dynamique de chaque composant, tel que le noyau, le cache, les E /S, l’interconnexion, etc. Nous utilisons les données ITRS pour gérer la puissance maximale disponible pour les puces refroidies par air avec dissipateurs thermiques. Notre modèle prendra les limites de puissance maximales en entrée et rejettera toutes les conceptions CMPs dépassant les limites de puissance définies. Les technologies de refroidissement liquide peuvent augmenter la puissance maximale cependant, nous n’avons pas encore réussi à appliquer des méthodes de refroidissement thermique dans les noyaux. La puissance dynamique des N cœurs et du cache L2 est calculée à l’aide des formules mentionnées dans l’article avec des détails.

*https://en.wikipedia.org/wiki/International_Technology_Roadmap_for_Semiconductors

Figure 3 : Performances des multiprocesseurs à puce à usage général (GPP)

3 ANALYSE

Après la conception, nous devons démontrer l’utilisation de nos modèles analytiques. Nous explorerons les conceptions de performances de pointe des processeurs multicœurs polyvalents et spécialisés dans les deux prochaines sous-sections. De plus, nous évaluerons également le nombre de noyaux pour ces conceptions et conclurons par une analyse comparative.

3.1Processeurs multicœurs à usage général

Nous commençons par expliquer la progression de notre algorithme de conception-exploration spatiale de performance maximale par les résultats présentés à la figure 3. La figure 3a représente les performances d’un CMPs GPP de 20 nm exécutant Apache utilisant des transistors haute performance (HP) pour les cœurs et le cache. Le graphique représente les performances globales de la puce en fonction de la taille du cache L2. Cela signifie qu’une fraction de la zone de matrice est dédiée au cache L2 (représenté en Mo sur l’axe des abscisses).La courbe de surface

montre les performances de la conception avec une puissance illimitée et une bande passante hors puce, mais avec une zone de matrice sur puce limitée. Plus le cache est grand moins les cœurs. Même si quelques nombres de cœurs s’adaptent à la zone de matrice restante, chaque cœur fonctionne le mieux en raison du taux de réussite élevé du plus grand cache. L’avantage en termes de performances est obtenu en augmentant le cache L2 jusqu’à 64 Mo. Après cela, il est compensé par le coût de la réduction supplémentaire du nombre de cœurs.La courbe de puissance

montre les performances de la conception fonctionnant à la fréquence maximale avec une puissance limitée en raison de la contrainte de refroidissement par air, mais ayant une bande passante et une surface hors puce illimitées. La contrainte de puissance limite les performances globales de la puce car l’exécution des cœurs à la fréquence maximale nécessite une quantité d’énergie sans précédent qui limite la conception à très peu de cœurs seulement.La courbe de bande passante

représente les performances de la conception fonctionnant dans une zone de puissance et de matrice illimitée ayant une bande passante hors puce limitée. Une telle conception réduit la pression de bande passante hors puce en raison de la plus grande taille de cache disponible et améliore les performances. La courbe Area + Power représente les performances de la conception limitées en puissance et en surface mais en bande passante hors puce illimitée. Une telle conception optimise conjointement la fréquence et la tension des cœurs en sélectionnant la conception de performance maximale pour chaque taille de cache L2.

La courbe de performance maximale représente la conception multicœur qui s’adapte à toutes les contraintes physiques. Les performances sont limitées par la bande passante hors puce au début, mais après 24 Mo, la puissance devient le principal limiteur de performances. La conception des performances de pointe est obtenue à l’intersection des courbes de puissance et de bande passante. Un grand écart entre les performances maximales et la courbe de surface indique qu’une vaste zone du silicium dans GPP ne peut pas être utilisée pour plus de cœurs en raison de contraintes de puissance.

La figure 3b représente les performances des conceptions qui utilisent des transistors haute performance (HP) pour les cœurs et une faible puissance opérationnelle (LOP) pour le cache. De même, la figure 3c représente les performances des conceptions avec une faible puissance de fonctionnement pour les cœurs et le cache. Les conceptions utilisant des transistors HP ne peuvent alimenter que 20% des cœurs qui tiennent dans la zone de la matrice de 20 nm. D’autre part, les conceptions utilisant des transistors LOP pour le cache (figure 3c) offrent des performances plus élevées que les conceptions utilisant des transistors HP car elles permettent des caches plus grands qui supportent environ le double du nombre de cœurs, soit 35 à 40% de cœurs dans notre cas. Les dispositifs LOP offrent une efficacité énergétique plus élevée car ils conviennent à la mise en œuvre à la fois des cœurs et du cache.

Par conséquent, nous pouvons conclure que la conception de performances de pointe offerte par les processeurs multicœurs à usage général se traduit par une grande surface de silicium sombre lorsque les cœurs et les caches sont construits avec des transistors HP. Cependant, l’utilisation de transistors LOP réduit dans une certaine mesure la zone sombre, comme expliqué précédemment et illustré à la figure 3.Analyse du nombre de cœurs

: Pour analyser le nombre de cœurs utilisé, la figure 4a représente le nombre théorique de cœurs pouvant s’adapter à une zone de matrice spécifiée de la technologie correspondante ainsi que le nombre de cœurs des conceptions de performances de pointe. En raison des limites de puissance des puces, les conceptions basées sur HP sont devenues impossibles après 2013. Bien que les conceptions à base de LOP aient fourni une voie à suivre, l’écart élevé indiqué entre la limite de surface de la matrice et les conceptions de LOP indique qu’une fraction croissante de la surface de la matrice restera sombre à cause des noyaux sous-utilisés.

3.2 Processeurs multicœurs spécialisés

Maintenant, nous démontrons les conceptions de performances de pointe en utilisant des cœurs GPP, embedded (EMB) et specialized (SP) utilisant des transistors LOP ayant une surface de matrice de 20 nm.

Une application extrême de cœurs SP est évaluée en considérant un environnement informatique spécialisé dans lequel une puce multicœur contient des centaines de cœurs spécifiques à diverses applications. Seuls les cœurs les plus utiles pour l’application en cours d’exécution sont activés. Le reste des cœurs sur puce reste éteint. La conception des cœurs SP offre des performances élevées avec des cœurs moins nombreux mais plus puissants. On observe que les cœurs SP sont très économes en énergie et qu’ils surpassent de manière significative les cœurs GPP et EMB.

Analyse du nombre de noyaux: La figure 4b montre l’analyse comparative du nombre de cœurs pour les conceptions les plus performantes pour les types de cœurs mentionnés. Il montre que les conceptions SP aux performances maximales n’utilisent que 16 à 32 cœurs et que le cache occupe une grande partie de la zone de la puce de matrice. Les conceptions SP à faible nombre de cœurs surpassent les autres conceptions avec un parallélisme de 99,9%. Les caractéristiques de haute performance des noyaux SP augmentent l’enveloppe de puissance plus que ce qui est possible avec d’autres conceptions de noyaux. Les multicœurs SP atteignent une accélération de 2 à 12 fois par rapport aux conceptions multicœurs EMB et GPP et sont finalement limités par la bande passante limitée hors puce. Une mémoire empilée en 3D est utilisée pour atténuer l’effet des contraintes de bande passante au-delà des limites de puissance. L’utilisation de la mémoire empilée en 3D pousse la contrainte de bande passante et conduit à une conception à puissance contrainte haute performance (figure 4c). L’élimination du goulot d’étranglement de la bande passante hors puce nous ramène au régime de puissance limitée ayant une zone de matrice sous-utilisée (figure 4b). La réduction de la bande passante hors puce en combinant de la mémoire 3D avec des cœurs spécialisés améliore l’accélération de 3 fois pour une taille de matrice de 20 nm et réduit la pression sur la taille du cache sur puce. D’autre part, les multiprocesseurs à puces GPP et EMP ne peuvent atteindre que moins de 35% d’amélioration des performances.

Figure 4 : Analyse du nombre de noyaux

4 ÉTAT ACTUEL DE LA TECHNIQUE

Le phénomène du silicium noir a commencé en 2005. C’était l’époque où les concepteurs de processeurs ont commencé à augmenter le nombre de cœurs pour exploiter la mise à l’échelle de la loi de Moore plutôt que d’améliorer les performances d’un seul cœur. En conséquence, il a été découvert que la loi de Moore et la mise à l’échelle de Dennard se comportent inversement dans la réalité. La mise à l’échelle de Dennard indique que la densité des transistors par unité de surface reste constante avec une diminution de sa taille. Initialement, les tâches des processeurs ont été divisées en différentes zones pour obtenir un traitement efficace et minimiser l’impact du silicium sombre. Cette division a conduit aux concepts d’unités à virgule flottante et plus tard, il a été réalisé que la division et la répartition des tâches du processeur à l’aide de modules spécialisés pourraient également aider à atténuer le problème du silicium sombre. Ces modules spécialisés ont abouti à une zone de processeur plus petite avec une exécution efficace des tâches, ce qui nous a permis de désactiver un groupe spécifique de transistors avant de démarrer un autre groupe. L’utilisation de quelques transistors de manière efficace dans une tâche nous permet de continuer à avoir des transistors de travail dans une autre partie du processeur. Ces concepts ont évolué vers les processeurs System on Chip (SoC) et System in Chip (SiC). Les transistors des processeurs Intel s’activent / s’éteignent également en fonction de la charge de travail. Cependant, la conception multicœur spécialisée discutée dans ce rapport nécessite des recherches supplémentaires pour réaliser son impact sur d’autres processeurs multicœurs SoC et SiC ayant des exigences différentes en matière de bande passante et de température.

5TRAVAUX CONNEXES

Dans cette section, nous aborderons d’autres stratégies, techniques ou tendances proposées dans la littérature sur le phénomène du silicium noir.

Jorg Henkel et al. introduit de nouvelles tendances dans le silicium sombre en 2015. L’article présenté se concentre sur les aspects thermiques du silicium sombre. Il est prouvé par des expériences approfondies que le budget de puissance total de la puce n’est pas la seule raison derrière le silicium sombre, la densité de puissance et les effets thermiques associés jouent également un rôle majeur dans ce phénomène. Ils proposent donc une alimentation Thermique Sûre (TSP) pour un budget énergétique plus efficace. Une nouvelle tendance proposée indique que la prise en compte de la contrainte de température maximale permet de réduire la zone sombre du silicium. De plus, il est également proposé que l’utilisation d’une mise à l’échelle dynamique des fréquences de tension augmente les performances globales du système et diminue le silicium sombre.

Anil et al. a présenté un système de gestion des ressources à l’exécution en 2018 connu sous le nom d’adBoost. Il utilise une stratégie de mappage d’applications au moment de l’exécution consciente du silicium sombre pour augmenter les performances sensibles à la chaleur dans les processeurs multicœurs. Il bénéficie du modelage (PAT) du silicium foncé. PAT est une stratégie de cartographie qui répartit uniformément la température sur la puce pour améliorer le budget de puissance utilisable. Il offre des températures plus basses, un budget de puissance plus élevé et soutient les périodes de suralimentation plus longues. Les expériences montrent qu’il offre un débit supérieur de 37% par rapport à d’autres boosters de performance de pointe.

Lei Yang et al. a proposé un modèle thermique en 2017 pour résoudre le problème fondamental de déterminer la capacité du système multiprocesseur sur puce à exécuter le travail souhaité en maintenant sa fiabilité et en maintenant chaque cœur dans une plage de température sûre. Le modèle thermique proposé est utilisé pour la prédiction rapide de la température des copeaux. Il trouve l’affectation optimale de la tâche au cœur en prédisant la température maximale minimale de la puce. Si la température maximale minimale de la puce dépasse d’une manière ou d’une autre la limite de température de sécurité, un algorithme heuristique nouvellement proposé connu sous le nom de sélection de tâches à contrainte de température (TCTS) réagit pour optimiser les performances du système dans une limite de température de sécurité de la puce. L’optimalité de l’algorithme TCTS est formellement prouvée, et des évaluations approfondies des performances montrent que ce modèle réduit la température de pointe de la puce de 10 ° C par rapport aux autres techniques traditionnelles. Les performances globales du système sont améliorées de 19,8% sous une limitation de température sûre. Enfin, une étude de cas réelle est menée pour prouver la faisabilité de cette technique systématique.

6 CONCLUSION

La mise à l’échelle continue des processeurs multicœurs est limitée par des contraintes de puissance, de température et de bande passante. Ces contraintes limitent la conception multicœur conventionnelle à évoluer au-delà de quelques dizaines à quelques centaines de cœurs seulement. En conséquence, une grande partie d’une puce de processeur sacrifie pour permettre au reste de la puce de continuer à fonctionner. Nous avons discuté d’une technique pour réutiliser la zone de matrice inutilisée (silicium foncé) en construisant des multicœurs spécialisés. Les multicores spécialisés (SP) implémentent un grand nombre de cœurs spécifiques à la charge de travail et n’alimentent que les cœurs spécifiques correspondant étroitement aux exigences de la charge de travail en cours d’exécution. Un modèle détaillé du premier ordre est proposé pour analyser la conception des multicores SP en considérant toutes les contraintes physiques. Des expériences de charge de travail étendues en comparaison avec d’autres multicores à usage général sont effectuées pour analyser les performances du modèle. Les multicores SP surpassent les autres conceptions de 2x à 12x. Bien que les multicœurs SP soient une conception attrayante, les charges de travail modernes doivent être caractérisées pour identifier les segments de calcul candidats au déchargement vers des cœurs spécialisés. De plus, l’infrastructure logicielle et l’environnement d’exécution sont également nécessaires pour faciliter la migration du code à la granularité appropriée.

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