foto door Harrison Broadbent op Unsplash

dit rapport vat de technologische trends samen die aanleiding geven tot het fenomeen donker silicium, de impact ervan op de servers, en een poging om ze te beteugelen op basis van het onderzoekspaper gepubliceerd in 2011 door Hardavellas et al. Server chips schalen niet verder dan een bepaalde limiet. Als gevolg daarvan blijft een steeds groter deel van de chip uitgeschakeld, bekend als donker silicium, dat we niet kunnen veroorloven om de macht. Gespecialiseerde multi-core processors kunnen gebruik maken van overvloedige, onderbenutte en energiebeperkte die gebied door het verstrekken van diverse applicatie-specifieke heterogene kernen om de prestaties van de server en energie-efficiëntie te verbeteren.

de gegevens nemen exponentieel toe. Het vereist computationele energie om berekeningen te verwerken en uit te voeren. Het is waargenomen dat de gegevens sneller groeien dan de wet van Moore . Moore ‘ s wet stelt dat de prestaties van de computer, CPU kloksnelheid, en het aantal transistors per chip zal verdubbelen elke twee jaar. Een ongekende hoeveelheid computationele energie is nodig om deze uitdaging aan te gaan. Het volstaat om een idee te krijgen van de energiebehoefte door een voorbeeld dat 1000m2 datacenter 1,5 MW is. Tegenwoordig worden multicore processors gebruikt om deze gegevens te verwerken. Er wordt aangenomen dat de prestaties van een systeem recht evenredig is met het aantal beschikbare kernen. Dit geloof is echter niet waar, omdat de prestaties niet de wet van Moore volgen. In werkelijkheid is de prestatie veel langzamer dan de verwachte resultaten als gevolg van een aantal fysieke beperkingen zoals bandbreedte, vermogen en thermische grenzen, zoals weergegeven in figuur 1.

figuur 1: fysieke beperkingen

er wordt waargenomen dat off-chip bandbreedte langzaam groeit. Als gevolg hiervan kunnen kernen niet snel genoeg met gegevens worden gevoed. Een toename van het aantal transistors verlaagt de spanning niet snel genoeg. Een 10x toename van transistors resulteerde in slechts een 30% spanningsdaling in het laatste decennium. Op dezelfde manier wordt het vermogen beperkt door koellimieten, omdat koeling helemaal niet schaalbaar is. Om de multicore-revolutie te voeden, groeit het aantal transistors op de chip exponentieel. Echter, het gelijktijdig bedienen van alle transistors vereist exponentieel meer vermogen per chip, wat gewoon niet mogelijk is als gevolg van de fysieke beperkingen eerder uitgelegd. Hierdoor blijft een exponentieel groot deel van de chip onbenut, bekend als donker silicium.

het donkere siliciumgebied neemt exponentieel toe, zoals blijkt uit de trendlijn in Figuur 2. In deze grafiek wordt de matrijsgrootte van de piekprestaties voor de verschillende workloads uitgezet met de tijd. In eenvoudige woorden, we kunnen slechts een fractie van de transistors die beschikbaar zijn op een grote chip gebruiken, en de rest van de transistors blijven uitgeschakeld.

Figuur 2: die size trend

nu rijst de vraag: moeten we dit grote niet-gebruikte donkere gebied van de chip verspillen? Hardavellas et al. hergebruikt donker silicium voor chip multiprocessors (CMPs) door het bouwen van een zee van gespecialiseerde heterogene applicatiespecifieke kernen. Deze gespecialiseerde kernen voeden slechts enkele geselecteerde kernen dynamisch die specifiek voor de gegeven werkbelasting zijn ontworpen. De meeste van deze applicatie kernen blijven uit te schakelen/donker wanneer niet in gebruik.

voordelen van gespecialiseerde kernen: gespecialiseerde kernen zijn beter dan de conventionele kernen omdat ze de overheadkosten elimineren. Bijvoorbeeld, om toegang te krijgen tot een stuk gegevens van het lokale geheugen, L2 cache, en het hoofdgeheugen vereist respectievelijk 50 pJ, 256-1000 pJ en bijna 16000 pJ energie. Deze overheadkosten behoren tot algemene computing, terwijl een zorgvuldig ontworpen gespecialiseerde kern de meeste van deze overheadkosten kan elimineren. Gespecialiseerde cores verbeteren de geaggregeerde prestaties en energie-efficiëntie van serverworkloads door het effect van fysieke beperkingen te beperken.

1.1 methodologie

om de omvang van donker silicium te beoordelen, is het van cruciaal belang om gezamenlijk een groot aantal ontwerpparameters te optimaliseren om CMP ‘ s samen te stellen die piekprestaties kunnen bereiken terwijl ze binnen de fysieke beperkingen blijven. Daarom ontwikkelen we eerste-orde analytische modellen door de belangrijkste componenten van de processor te optimaliseren, zoals supply & drempelspanning, klokfrequentie, cachegrootte, geheugenhiërarchie en core count. Het doel van de analytische modellen is om topprestatieontwerpen af te leiden en de fysieke beperkingen van de processor te beschrijven. Gedetailleerde geparametriseerde modellen zijn geconstrueerd volgens ITRS * – normen. Deze modellen helpen bij het verkennen van de ontwerpruimte van multicores. Merk op dat deze modellen niet het absolute aantal kernen of cachegrootte voorstellen die nodig zijn om de piekprestaties in de processors te bereiken. In plaats daarvan zijn het analytische modellen die worden voorgesteld om de eerste-orde-effecten van technologieschaling vast te leggen om de trends te ontdekken die leiden tot donker silicium. De prestaties van deze modellen worden gemeten in termen van geaggregeerde serverdoorvoer, en het model wordt autonoom onderzocht in heterogene computing.

om dergelijke modellen te construeren, hebben we enkele ontwerpconfiguratiekeuzes gemaakt voor hardware -, bandbreedte -, technologie -, power-en area-modellen, zoals beschreven in de volgende paragraaf in detail.2.1 Hardware model

CMP ‘ s zijn opgebouwd over drie typen cores, namelijk general-purpose (GPP), embedded (EMB) en specialized (SP). GPP ‘ s zijn scalaire in-order vierweg multithreaded cores en bieden een hoge doorvoer in een serveromgeving door 1,7 x meer snelheid te bereiken over een single-threaded core . EMB-kernen vertegenwoordigen een energiebewust ontwerpparadigma, en ze zijn vergelijkbaar met GPP-kernen in prestaties. Gespecialiseerde cores zijn CMP ‘ s met gespecialiseerde hardware, bijvoorbeeld GPU, digitale signaalprocessors en veldprogrammeerbare gate arrays. Alleen die hardware componenten zullen powerup, die het beste geschikt zijn voor de gegeven werklast op elk moment instantie. SP cores presteren beter dan GPP cores 20x met 10x minder vermogen.

2.2 Technologiemodel

CMP ‘ s worden gemodelleerd over 65nm, 45nm, 32nm en 20nm fabricagetechnologieën volgens ITRS-projecties. Transistors met een hoge drempelspanning Vth zijn het beste om het verlagen van lekstroom te evalueren. Daarom worden hoge VDE transistors gebruikt om het effect van power wall te verzachten . CMPs met high-performance transistors voor de gehele chip, LOP (low operating power) voor de cache, en LOP transistors voor de gehele chip worden gebruikt om de kenmerken en het gedrag van het model te verkennen.

2,3 oppervlakte Model

het model beperkt het oppervlak tot 310mm2. Interconnect en system-on-chip componenten bezetten 28% van het gebied, en de rest van de 72% is voor kernen en cache. We kunnen kerngebieden schatten door bestaande ontwerpen voor elk type kern te schalen volgens de ITRS-normen. UltraSPARC T1 core is geschaald voor GPP Cores en ARM11 voor EMB en SP cores.

2.4 prestatiemodel

de wet van Amdahl is de basis van het prestatiemodel. Het veronderstelt 99% toepassing parallellisme. De prestaties van een enkele kern worden berekend door het aggregeren van UIPC (gebruikersinstructies vastgelegd per cyclus). UIPCis berekend in termen van toegang tot het geheugen tijd gegeven door de volgende formule:

AverageMemoryAccessTime = HitTime + MissRate × Missspenalty

UIPC is evenredig met de totale systeemdoorvoer. Gedetailleerde formules, afleidingen en berekeningen van het prestatiemodel zijn beschikbaar op .

2,5 L2 cache miss rate en data-set evolution modellen

het schatten van de cache miss rate voor de gegeven werkbelasting is belangrijk omdat het een leidende rol speelt in de prestaties. L2 cache van grootte tussen 256KB en 64MB is curve-gemonteerd met behulp van empirische metingen om de cache miss rate te schatten. X-shifted power law
y = α (x + β )^γ is het best geschikt voor onze gegevens met slechts 1,3% gemiddeld foutenpercentage. Miss-rate scaling formules worden weergegeven met details in dit werk .

2.6 Off-chip bandbreedte Model

Chip bandbreedte vereisten worden gemodelleerd door schatting van off-chip activiteitssnelheid, d.w.z. klokfrequentie en core performance. Off-chip bandbreedte is evenredig met L2 miss rate, core count, en core activiteit. De maximale beschikbare bandbreedte wordt gegeven door de som van het aantal pads en de maximale off-chip klokken. In ons model behandelen we 3D-gestapeld geheugen als een grote L3-cache vanwege de hoge capaciteit en hoge bandbreedte. Elke laag 3D gestapeld geheugen is 8 Gbits bij 45nm-technologie. Het energieverbruik van elke laag is 3,7 Watt in het ergste geval. We modelleren 8 lagen met een totale capaciteit van 8 GBytes en een extra laag voor regellogica. De toevoeging van 9 lagen verhoogt de chiptemperatuur tot 10°C. toch houden we rekening met de energiedissipatie om deze effecten tegen te gaan. We schatten dat 3D-stapelen de toegangstijd van het geheugen met 32 zal verbeteren.5% omdat het communicatie tussen de kernen en 3D-geheugen zeer efficiënt maakt.

2.7 Vermogensmodel

totaal vermogen van de chip wordt berekend door het statische en dynamische vermogen van elk onderdeel, zoals kern, cache, I/O, interconnect, enz. We gebruiken ITRS-gegevens om het maximaal beschikbare vermogen voor luchtgekoelde chips met koellichamen te beheren. Ons model zal maximale vermogenslimieten als input nemen en zal alle CMPS-ontwerp negeren die de gedefinieerde vermogenslimieten overschrijden. Vloeistofkoelingstechnologieën kunnen het maximale vermogen verhogen, we zijn er echter nog niet in geslaagd om thermische koelmethoden in kernen toe te passen. De dynamische kracht van n cores en L2 cache wordt berekend met behulp van de formules vermeld in het papier met details.

*https://en.wikipedia.org/wiki/International_Technology_Roadmap_for_Semiconductors

Figuur 3: prestaties van General-purpose (GPP) chip multiprocessors

3 analyse

na het ontwerpen moeten we het gebruik van onze analytische modellen demonstreren. We zullen de topprestatie ontwerpen van algemene en gespecialiseerde multicore processors in de volgende twee subsecties verkennen. Verder zullen we ook de kerntellingen voor deze ontwerpen evalueren en afsluiten met een vergelijkende analyse.3.1 multi-core processoren voor algemene doeleinden

we beginnen met het verklaren van de progressie van ons algoritme voor het ontwerpen en verkennen van de ruimte door middel van de resultaten in figuur 3. Figuur 3a vertegenwoordigt de prestaties van een 20nm GPP CMPs draaien Apache met behulp van high performance (HP) transistors voor zowel kernen en cache. De Grafiek Vertegenwoordigt de geaggregeerde spaanderprestaties als functie van de L2 cachegrootte. Het betekent dat een fractie van het die gebied is gewijd aan de L2 cache (weergegeven in MB op de x-as).

Oppervlaktecurve toont de prestaties van het ontwerp met onbeperkt vermogen en off-chip bandbreedte, maar met beperkte on-chip die oppervlakte. Groter de cache minder de kernen. Hoewel een paar aantallen kernen passen op de resterende sterven gebied, elke kern presteert het beste als gevolg van de hoge hit rate van de grotere cache. Het prestatievoordeel wordt bereikt door het verhogen van de L2 cache tot 64MB. Hierna wordt het gecompenseerd door de kosten van verdere vermindering van het aantal kernen.

vermogenscurve toont de prestaties van het ontwerp met de maximale frequentie met beperkt vermogen als gevolg van luchtkoelingbeperking, maar met onbeperkte off-chip bandbreedte en oppervlakte. De krachtbeperking beperkt de prestaties van de geaggregeerde chip omdat het uitvoeren van de kernen op de maximale frequentie een ongekende hoeveelheid energie vereist die het ontwerp beperkt tot slechts een paar kernen.

Bandbreedtecurve vertegenwoordigt de prestaties van het ontwerp met een onbeperkt vermogen en matrijsgebied met beperkte off-chip bandbreedte. Een dergelijk ontwerp vermindert de off-chip bandbreedte druk als gevolg van de grotere beschikbare cache grootte en verbetert de prestaties. Area + Power curve vertegenwoordigt de prestaties van het ontwerp beperkt in vermogen en gebied, maar onbeperkte off-chip bandbreedte. Een dergelijk ontwerp optimaliseert gezamenlijk de frequentie en spanning van de kernen door het selecteren van de piekprestaties ontwerp voor elke L2 cache grootte.

Piekprestatie-curve vertegenwoordigt het multicore-ontwerp dat zich aanpast aan alle fysieke beperkingen. De prestaties worden beperkt door off-chip bandbreedte aan het begin, maar na 24 MB wordt vermogen de belangrijkste prestatiebegrenzer. Peak performance design wordt bereikt op het snijvlak van vermogen en bandbreedte curves. Een grote kloof tussen de piekprestaties en de oppervlaktecurve geeft aan dat een groot oppervlak van het silicium in GPP niet voor meer kernen kan worden gebruikt vanwege vermogensbeperkingen.

figuur 3b geeft de prestaties weer van de ontwerpen die gebruik maken van high performance (HP) transistors voor kernen en low operational power (LOP) voor de cache. Ook figuur 3c vertegenwoordigt de prestaties van de ontwerpen met een laag bedrijfsvermogen voor zowel kernen en de cache. Ontwerpen met HP-transistoren kunnen slechts 20% van de kernen van stroom voorzien die in het matrijsgebied van 20 nm passen. Aan de andere kant leveren ontwerpen met LOP-transistors voor de cache (figuur 3c) hogere prestaties op dan ontwerpen met HP-transistors omdat ze grotere caches mogelijk maken die ongeveer het dubbele van het aantal kernen ondersteunen, dat wil zeggen 35-40% kernen in ons geval. LOP-apparaten leveren een hogere energie-efficiëntie op omdat ze geschikt zijn om zowel de kernen als de cache te implementeren.

daarom kunnen we concluderen dat het ontwerp van piekprestaties door algemene multicore-processoren resulteert in een groot gebied van donker silicium wanneer kernen en caches worden gebouwd met HP-transistoren. Echter, het gebruik van LOP transistors vermindert het donkere gebied tot op zekere hoogte zoals eerder uitgelegd en getoond in figuur 3.

analyse van de Kerntellingen: om het gebruikte aantal kernen te analyseren, geeft figuur 4a het theoretische aantal kernen weer dat op een bepaald oppervlak van de overeenkomstige technologie kan passen, samen met de kerntellingen van de ontwerpen voor topprestaties. Als gevolg van chip vermogen grenzen, HP – gebaseerde ontwerpen werd onmogelijk na 2013. Hoewel LOP-gebaseerde ontwerpen een weg vooruit boden, wijst de hoge kloof tussen de matrijszone en LOP-ontwerpen erop dat een steeds groter deel van het matrijsgebied donker zal blijven vanwege onderbenutte kernen.

3.2 gespecialiseerde multicore processoren

nu demonstreren we de piekprestaties met behulp van GPP, embedded (EMB) en gespecialiseerde (SP) kernen met behulp van LOP transistors met een oppervlak van 20 nm.

een extreme toepassing van SP-kernen wordt geëvalueerd door een gespecialiseerde computeromgeving te overwegen waar een multicore-chip honderden verschillende toepassingsspecifieke kernen bevat. Alleen die kernen worden geactiveerd die het nuttigst zijn voor de draaiende toepassing. De rest van de On-chip kernen blijven uitgeschakeld. SP cores design levert hoge prestaties met minder maar krachtigere cores. Er wordt opgemerkt dat SP-kernen zeer energiezuinig zijn en ze aanzienlijk beter presteren dan de GPP-en EMB-kernen.

Analyse Van Kerntellingen: Figuur 4b toont de vergelijkende analyse van kerntellingen voor de piekuitvoerende ontwerpen voor de genoemde kerntypes. Het toont aan dat peak performance SP ontwerpen slechts 16-32 kernen en cache neemt een groot deel van de die chip gebied. Low-core-count SP-ontwerpen presteren beter dan andere ontwerpen met 99,9% parallellisme. De High-performance eigenschappen van SP-kernen verhogen de vermogensschil verder dan mogelijk is met andere kernontwerpen. SP multicores bereiken 2x tot 12x versnelling over EMB en GPP multicore ontwerpen en worden uiteindelijk beperkt door de beperkte off-chip bandbreedte. Een 3D-gestapeld geheugen wordt gebruikt om het effect van bandbreedtebeperkingen buiten de machtsgrenzen te beperken. Het gebruik van 3D-gestapeld geheugen duwt de bandbreedte beperking en leidt tot een high-performance vermogen beperkt ontwerp (figuur 4c). Het elimineren van off-chip bandbreedte bottleneck brengt ons terug naar het macht beperkte regime met een onderbenut die gebied (figuur 4b). Vermindering van off-chip bandbreedte door het combineren van 3D-geheugen met gespecialiseerde kernen verbetert de versnelling met 3x voor 20nm matrijsgrootte en vermindert de druk op de On-chip cachegrootte. Aan de andere kant, GPP en EMP chip multiprocessors kunnen slechts bereiken minder dan 35 procent van de prestatieverbetering.

Figuur 4: analyse van Kerntellingen

4 CURRENT STATE-OF-the-ART

het fenomeen van donker silicium begon in 2005. Het was de tijd dat processor ontwerpers begonnen met het verhogen van de core count om Moore ‘ s Law scaling te benutten in plaats van het verbeteren van een single-core prestaties. Als gevolg hiervan werd ontdekt dat Moore ‘ s Law en Dennard scaling zich in werkelijkheid omgekeerd gedragen. Dennard scaling stelt dat de dichtheid van transistors per oppervlakte-eenheid constant blijft met een afname van de grootte . Aanvankelijk werden de taken van de processors verdeeld in verschillende gebieden om een efficiënte verwerking te bereiken en de impact van donker silicium te minimaliseren. Deze verdeling leidde tot de concepten van floating-point units en later werd gerealiseerd dat verdeling en verdeling van de taken van de processor met behulp van gespecialiseerde modules ook zou kunnen helpen om het probleem van donker silicium te verlichten. Deze gespecialiseerde modules resulteerden in een kleiner processorgebied met efficiënte taakuitvoering, waardoor we een specifieke groep transistors konden uitschakelen voordat we een andere groep konden starten. Het gebruik van een paar transistors op een efficiënte manier in de ene taak stelt ons in staat om werkende transistors te blijven hebben in een ander deel van de processor. Deze concepten geavanceerde systeem op Chip (SoC) en systeem In Chip (SiC) processors. Transistors in Intel-processors schakelen ook in / uit volgens de werkbelasting. Echter, gespecialiseerde multicore ontwerp besproken in dit rapport vereist verder onderzoek om de impact ervan op andere SOC en SIC multicore processoren met verschillende eisen voor bandbreedte en temperatuur te realiseren.

5 gerelateerd werk

in deze sectie zullen we andere strategieën, technieken of trends bespreken die in de literatuur worden voorgesteld over het fenomeen donker silicium.

Jorg Henkel et al. introduceerde nieuwe trends in donker silicium in 2015. Het onderhavige artikel richt zich op de thermische aspecten van donker silicium. Het is bewezen door uitgebreide experimenten dat het totale vermogensbudget van de chip niet de enige reden is achter donker silicium, vermogensdichtheid en gerelateerde thermische effecten spelen ook een belangrijke rol in dit fenomeen. Daarom stellen zij een Thermal Safe Power (TSP) voor voor een efficiënter energiebudget. Een nieuwe voorgestelde trend stelt dat het overwegen van piektemperatuurbeperking zorgt voor een vermindering van het donkere gebied van het silicium. Bovendien wordt ook voorgesteld dat het gebruik van dynamische Spanningsfrequentieschaling de algehele systeemprestaties verhoogt en het donkere silicium vermindert .

Anil et al. presenteerde een runtime resource management systeem in 2018 bekend als adBoost. Het maakt gebruik van dark silicon aware run-time application mapping strategie om warmtebewuste prestaties stimuleren in multicore processors te bereiken. Het profiteert van patterning (patterning) van donker silicium. PAT is een mapping strategie die gelijkmatig verdeelt de temperatuur over de chip om het gebruikbare vermogen budget te verbeteren. Het biedt lagere temperaturen, een hoger vermogensbudget en ondersteunt de langere perioden van stimuleren. Experimenten tonen aan dat het 37 procent betere doorvoer oplevert in vergelijking met andere state-of-the-art performance boosters .

Lei Yang et al. een thermisch model voorgesteld in 2017 om het fundamentele probleem op te lossen van het bepalen van de capaciteit van het on-chip multiprocessor systeem om de gewenste taak uit te voeren door zijn betrouwbaarheid te behouden en elke kern binnen een veilig temperatuurbereik te houden. Het voorgestelde thermische model wordt gebruikt voor snelle chiptemperatuur voorspelling. Het vindt de optimale taak-tot-kern toewijzing door het voorspellen van de minimale chip piektemperatuur. Als de minimale spaanpiektemperatuur op de een of andere manier de veilige temperatuurgrens overschrijdt, reageert een nieuw voorgesteld heuristisch algoritme dat bekend staat als temperature constrained task selection (TCTS) om de prestaties van het systeem te optimaliseren binnen een chip veilige temperatuurgrens. De optimaliteit van het tcts-algoritme is formeel bewezen en uitgebreide prestatie-evaluaties tonen aan dat dit model de spaanpiektemperatuur met 10°C vermindert in vergelijking met andere traditionele technieken. De algehele prestaties van het systeem zijn verbeterd met 19,8% onder veilige temperatuurbeperking. Ten slotte wordt een echte casestudy uitgevoerd om de haalbaarheid van deze systematische techniek aan te tonen .

6 conclusie

continue schaalvergroting van multicore processoren wordt beperkt door vermogen, temperatuur en bandbreedte beperkingen. Deze beperkingen beperken het conventionele multicore-ontwerp tot een schaal van meer dan Enkele tientallen tot slechts lage honderden kernen. Als gevolg hiervan offert een groot deel van een processorchip zich op om de rest van de chip in staat te stellen te blijven werken. We hebben een techniek besproken om het ongebruikte matrijsgebied (donker silicium) te hergebruiken door gespecialiseerde multicores te bouwen. Specialized (SP) multicores implementeren een groot aantal workload-specifieke cores en zetten alleen die specifieke cores aan die nauw aansluiten bij de vereisten van de uitvoerende workload. Een gedetailleerd eerste-orde model wordt voorgesteld om het ontwerp van SP multicores te analyseren door alle fysieke beperkingen te overwegen. Uitgebreide werkbelasting experimenten in vergelijking met andere algemene doeleinden multicores worden uitgevoerd om de prestaties van het model te analyseren. SP multicores overtreffen andere ontwerpen met 2x tot 12x. Hoewel SP multicores een aantrekkelijk ontwerp zijn, moeten moderne workloads worden gekarakteriseerd om de computationele segmenten te identificeren die dienen als kandidaten voor off-loading aan gespecialiseerde kernen. Bovendien zijn software-infrastructuur en runtime-omgeving ook nodig om de code-migratie op de juiste granulariteit te vergemakkelijken.

1965. De wet van Moore. https://en.wikipedia.org/wiki/Moore%27s_law

1974. Dennard Scaling. https://en.wikipedia.org/wiki/Dennard_scaling

Pradip Bose. 2011. Power Wall. Springer US, Boston, MA, 1593-1608. https://doi.org/10.1007/978-0-387-09766-4_499

Nikolaos Hardavellas. 2009. Chip multiprocessors voor server workloads. supervisors-Babak Falsafi en Anastasia Ailamaki (2009).Nikolaos Hardavellas, Michael Ferdman, Anastasia Ailamaki en Babak Falsafi. 2010. Power scaling: het ultieme obstakel voor 1K-core chips. (2010).Nikos Hardavellas, Michael Ferdman, Babak Falsafi en Anastasia Ailamaki. 2011. Naar donker silicium in servers. IEEE Micro 31, 4 (2011), 6-15.Nikos Hardavellas, Ippokratis Pandis, Ryan Johnson, Naju Mancheril, Anastassia Ailamaki en Babak Falsafi. 2007. Database Servers op Chip Multiprocessors: beperkingen en mogelijkheden.. In CIDR, Vol. 7. Citeseer, 79-87.Jörg Henkel, Heba Khdr, Santiago Pagani en Muhammad Shafique. 2015. Nieuwe trends in donker silicium. In 2015 52e ACM/EDAC / IEEE Design Automation Conference (DAC). IEEE, 1-6.

Mark D Hill en Michael R Marty. 2008. Amdahl ‘ s wet in het multicore Tijdperk. Computer 41, 7 (2008), 33-38.

Mengquan Li, Weichen Liu, Lei Yang, Peng Chen en Chao Chen. 2018. Chiptemperatuuroptimalisatie voor veelkernsystemen van donker silicium. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 37, 5 (2018), 941-953.Amir M Rahmani, Muhammad Shafique, Axel Jantsch, Pasi Liljeberg, et al. 2018. adBoost: thermisch bewust prestatieverhogend door donkere Siliconenpatronen. IEEE Trans. Berekenen. 67, 8 (2018), 1062–1077.

Geef een antwoord

Het e-mailadres wordt niet gepubliceerd.

lg