이 보고서는 다크 실리콘의 현상을 야기 기술 동향,서버에 미치는 영향,하다벨라 등이 2011 년에 발표 한 연구 논문을 기반으로이를 억제하기위한 노력을 요약 한 것입니다. 서버 칩은 특정 한계를 넘어 확장하지 않습니다. 그 결과,칩의 증가 부분은 우리가 전원을 감당할 수없는,어두운 실리콘으로 알려진 전원이 꺼져 있습니다. 특수 멀티 코어 프로세서는 서버 성능 및 전력 효율성을 향상시키기 위해 다양한 응용 프로그램 별 이기종 코어를 제공하여 풍부하고 활용도가 낮으며 전력이 제한된 다이 영역을 사용할 수 있습니다.

데이터가 지수 속도로 증가하고 있습니다. 계산을 처리하고 수행하기 위해서는 계산 에너지가 필요합니다. 이 데이터는 무어의 법칙보다 빠르게 성장하는 것으로 관찰되었다. 무어의 법칙은 컴퓨터 성능,프로세서 클럭 속도 및 칩당 트랜지스터 수가 2 년마다 두 배가 될 것이라고 말합니다. 전례 없는 양의 계산 에너지가이 도전에 대처 하는 데 필요한. 그것은 1000 평방 미터 데이터 센터는 1.5 백만와트 예에 의해 에너지 수요의 아이디어를 얻을 충분하다. 요즘 멀티 코어 프로세서는이 데이터를 처리하는 데 사용됩니다. 시스템의 성능은 사용 가능한 코어 수에 직접 비례한다고 믿어집니다. 그러나 성능이 무어의 법칙을 따르지 않기 때문에 이러한 믿음은 사실이 아닙니다. 실제로 그림 1 과 같이 대역폭,전력 및 열 제한과 같은 물리적 제약으로 인해 성능이 예상 결과보다 훨씬 느립니다.

그림 1:물리적 제약

오프칩 대역폭이 천천히 증가하는 것이 관찰된다. 결과적으로 코어에 데이터를 충분히 빠르게 공급할 수 없습니다. 트랜지스터 수의 증가는 전압을 충분히 빠르게 감소시키지 않습니다. 트랜지스터의 10 배 증가는 지난 10 년 동안 30%의 전압 강하를 초래했습니다. 마찬가지로 냉각이 전혀 확장되지 않기 때문에 전력은 냉각 한계에 의해 제한됩니다. 멀티 코어 혁명에 연료를 공급하기 위해 칩의 트랜지스터 수가 기하 급수적으로 증가하고 있습니다. 그러나 모든 트랜지스터를 동시에 작동하려면 칩 당 기하 급수적으로 더 많은 전력이 필요하며 이는 앞에서 설명한 물리적 제약 때문에 불가능합니다. 그 결과,칩의 기하 급수적으로 큰 영역은 어두운 실리콘으로 알려진,사용되지 않은 남아 있습니다.

그림 2 의 추세선과 같이 어두운 실리콘 영역이 기하 급수적으로 증가하고 있습니다. 이 그래프에서는 서로 다른 워크로드에 대한 최고 성능의 다이 크기가 시간에 따라 플롯됩니다. 간단히 말해서,우리는 큰 칩에서 사용할 수있는 트랜지스터의 일부만 사용할 수 있으며 나머지 트랜지스터는 전원이 꺼진 상태로 유지됩니다.

그림 2:다이 크기 추세

이제 문제가 발생,우리는 칩의 큰 활용되지 않은 어두운 영역을 낭비해야합니까? 하다벨라스 외. 전문 이기종 응용 프로그램 별 코어의 바다를 구축하여 칩 멀티 프로세서에 대한 어두운 실리콘을 용도 변경. 이러한 특수 코어는 주어진 워크로드에 대해 명시 적으로 설계된 몇 개의 선택된 코어에만 동적으로 전원을 공급합니다. 이러한 응용 프로그램 코어의 대부분은 사용하지 않을 때/어두운 비활성화 남아있다.

특수 코어의 이점:특수 코어는 오버 헤드를 제거하기 때문에 기존 코어보다 우수합니다. 예를 들어,로컬 메모리,엘 2 캐시 및 메인 메모리에서 데이터 조각에 액세스하려면 각각 50 페이,256-1000 페이 및 거의 16000 페이 에너지가 필요합니다. 이러한 오버 헤드는 범용 컴퓨팅에 속하지만 신중하게 설계된 특수 코어는 이러한 오버 헤드의 대부분을 제거 할 수 있습니다. 특수화된 코어는 물리적 제약 조건의 영향을 완화하여 서버 워크로드의 집계 성능과 에너지 효율성을 향상시킵니다.

1.1 방법론

어두운 실리콘의 정도를 평가하기 위해서는 물리적 제약 조건 내에서 최고 성능을 달성 할 수있는 설계 매개 변수를 구성하기 위해 많은 수의 설계 매개 변수를 공동으로 최적화하는 것이 중요합니다. 따라서 공급&임계 전압,클럭 주파수,캐시 크기,메모리 계층 구조 및 코어 수와 같은 프로세서의 주요 구성 요소를 최적화하여 1 차 분석 모델을 개발합니다. 분석 모델의 목표는 최고 성능 설계를 도출하고 프로세서의 물리적 제약 조건을 설명하는 것입니다. 자세한 매개 변수화 된 모델은 표준에 따라 구성됩니다. 이 모델은 멀티 코어의 디자인 공간을 탐색하는 데 도움이됩니다. 이러한 모델은 프로세서에서 최고 성능을 달성하는 데 필요한 절대 코어 수 또는 캐시 크기를 제안하지 않습니다. 대신,그들은 어두운 실리콘으로 이어지는 동향을 밝히기 위해 확장 기술의 1 차 효과를 포착하기 위해 제안 된 분석 모델입니다. 이러한 모델의 성능은 집계 서버 처리량 측면에서 측정되며 이기종 컴퓨팅에서 모델을 자율적으로 검사합니다.

이러한 모델을 구성하기 위해 다음 섹션에서 자세히 설명한대로 하드웨어,대역폭,기술,전력 및 영역 모델에 대한 설계 구성을 선택했습니다.2.1 하드웨어 모델

2.1 하드웨어 모델

2.1 하드웨어 모델

2.1 하드웨어 모델

2.1 하드웨어 모델

2.1 하드웨어 모델

2.1 하드웨어 모델

서버 환경에서 단일 스레드 코어에 비해 1.7 배 더 빠른 속도를 달성하여 높은 처리량을 제공합니다. 이 프로그램은 모듈식 구조,유연한 구조,그리고 외부 데이터 베이스와는 독립적으로 구동할 수 있도록 설계되었습니다. 디지털 신호 프로세서,필드 프로그래밍 가능 게이트 어레이 등이 있습니다. 이러한 하드웨어 구성 요소만 전원을 켤 수 있으며,이는 언제든지 인스턴스에서 지정된 워크로드에 가장 적합합니다. 코어의 성능이 10 배 더 낮습니다.2.2 기술 모델

2.2 기술 모델

2.2 기술 모델

2.2 기술 모델

2.2 기술 모델

2.2 기술 모델

2.2 기술 모델

높은 임계 전압을 갖는 트랜지스터는 누설 전류의 저하를 평가하는 것이 가장 좋습니다. 따라서 높은 브이 트랜지스터는 전원 벽의 영향을 완화 하는 데 사용 됩니다. 전체 칩에 대한 고성능 트랜지스터,베다(낮은 작동 전력)캐시,전체 칩에 대한 베다 트랜지스터는 모델의 특성과 동작을 탐구하는 데 사용됩니다.

2.3 지역 모형

모형은 310 밀리미터에 거푸집 지역을 제한합니다 2. 상호 연결 및 시스템 온칩 구성 요소는 영역의 28%를 차지하고 나머지 72%는 코어 및 캐시 용입니다. 각 유형의 코어에 대한 기존 설계를 표준 기준에 따라 확장하여 핵심 영역을 추정 할 수 있습니다. 이 코어는 다른 코어와 호환되지 않습니다.

2.4 성능 모델

암달의 법칙은 성능 모델의 기초입니다. 99%의 응용 프로그램 병렬 처리를 가정합니다. 단일 코어의 성능은 주기당 커밋된 사용자 지침을 집계하여 계산합니다. 다음 공식에 의해 주어진 메모리 액세스 시간을 기준으로 계산됩니다:시스템 처리량은 전체 시스템 처리량에 비례합니다. 성능 모델의 자세한 공식,파생 및 계산은 다음에서 확인할 수 있습니다.

2.5 엘 2 캐시 미스 비율 및 데이터 세트 진화 모델

주어진 워크로드에 대한 캐시 미스 비율을 추정하는 것은 성능에서 관리 역할을 수행하므로 중요합니다. 엘 2 2 백 56 킬로바이트와 64 메가바이트 사이의 크기의 캐시 캐시 미스 속도를 추정하기 위해 경험적 측정을 사용하여 곡선 장착된다. X-이동 전원 법
y=α(x+β)^γ 제공을 위해 가장 적합한 우리의 데이터 1.3%의 평균 오류율이 있습니다. 미스 레이트 배율 공식은 이 작업의 세부 사항과 함께 나열됩니다.

2.6 오프칩 대역폭 모델

칩 대역폭 요구 사항은 오프칩 활동률,즉 클럭 주파수 및 코어 성능의 추정에 의해 모델링된다. 오프 칩 대역폭은 엘 2 미스 비율,코어 수 및 코어 활동에 비례합니다. 사용 가능한 최대 대역폭은 패드 수와 최대 오프 칩 클럭의 합에 의해 제공됩니다. 우리의 모델에서,우리는 높은 용량과 높은 대역폭으로 인해 큰 엘 3 캐시로 3 차원 스택 메모리를 취급합니다. 3 차원 스택 메모리의 각 층은 45 나노 기술에서 8 기가 비트입니다. 각 층의 에너지 소비는 최악의 경우 3.7 와트입니다. 우리는 8 기가 바이트의 총 용량 및 제어 논리에 대한 하나의 추가 레이어 8 층을 모델링. 그럼에도 불구하고,우리는 이러한 효과에 대응하기 위해 전력 소산을 설명합니다. 우리는 3 차원 스태킹 32 메모리 액세스 시간을 향상시킬 것으로 추정하고있다.5%는 코어와 3 차원 메모리 간의 통신을 매우 효율적으로 만들기 때문입니다.

2.7 전력 모델

총 칩 전력은 코어,캐시,입출력,상호 연결 등과 같은 각 구성 요소의 정적 및 동적 전력을 추가하여 계산됩니다. 우리는 열 싱크를 가진 공냉식 칩을 위한 최대 가용 힘을 처리하기 위하여 에너지 절약 자료를 이용합니다. 우리의 모델은 입력으로 최대 전력 제한을 취할 것이며 정의 된 전력 제한을 초과하는 모든 전력 설계를 폐기 할 것입니다. 액체 냉각 기술은 최대 전력을 증가시킬 수 있지만,우리는 아직 코어에 열 냉각 방법을 적용하는 데 성공하지 못했습니다. 동적 전력 엔 코어 과 엘 2 캐시 자세한 내용과 함께 논문에 언급 된 수식을 사용하여 계산됩니다.

*https://en.wikipedia.org/wiki/International_Technology_Roadmap_for_Semiconductors

그림 3:범용 칩 멀티프로세서의 성능

3 분석

설계 후 분석 모델의 사용을 입증해야합니다. 우리는 다음 두 하위 섹션에서 범용 및 특수 멀티 코어 프로세서의 최고 성능 설계를 모색 할 것입니다. 또한,우리는 또한 이러한 설계의 핵심 수를 평가하고 비교 분석을 통해 결론을 내릴 것입니다.

3.1 범용 멀티 코어 프로세서

우리는 그림 3 에 표시된 결과에 의해 우리의 최고 성능 설계-우주 탐사 알고리즘의 진행을 설명하는 것으로 시작합니다. 그림 3 은 코어와 캐시 모두에 고성능 트랜지스터를 사용하여 아파치를 실행하는 20 나노미터의 성능을 나타낸다. 이 그래프는 엘 2 캐시 크기의 함수로서의 집계 칩 성능을 나타냅니다. 이는 다이 영역의 일부가 엘 2 캐시 전용임을 의미합니다.

지역 곡선은 무제한 힘 및 떨어져 칩 대역폭을 가진 디자인의 성과를 보여줍니다 그러나 온칩 지역을 제한하는 것은 죽습니다. 더 큰 캐시 적은 코어. 남은 다이 영역에 몇 개의 코어가 적합하더라도 더 큰 캐시의 높은 적중률로 인해 각 코어가 가장 잘 수행됩니다. 성능 이점은 64 메가바이트까지 엘 2 캐시를 증가시킴으로써 달성된다. 이 후에는 코어 수를 더 줄이는 비용보다 큽니다.

전력 곡선은 공기 냉각 제약으로 인해 제한된 전력으로 최대 주파수에서 실행되지만 무제한 오프 칩 대역폭 및 면적을 갖는 설계의 성능을 보여줍니다. 최대 주파수에서 코어를 실행하는 아주 소수의 코어에만 디자인을 제한하는 에너지의 전례없는 양을 필요로하기 때문에 전력 제약은 집계 칩 성능을 제한합니다.

대역폭 곡선은 제한된 오프 칩 대역폭을 갖는 무제한 전력 및 다이 영역에서 실행되는 설계의 성능을 나타냅니다. 이러한 설계로 인해 더 큰 사용 가능한 캐시 크기에 오프 칩 대역폭 압력을 감소시키고 성능을 향상시킨다. 지역+힘 곡선은 힘과 지역 그러나 무제한 떨어져 칩 대역폭에서 한정된 디자인의 성과를 대표합니다. 이러한 설계는 각 캐시 크기에 대한 최고 성능 설계를 선택하여 코어의 주파수와 전압을 공동으로 최적화합니다.

최고 성능 곡선은 모든 물리적 제약 조건에 적응하는 멀티코어 디자인을 나타냅니다. 성능은 시작시 오프 칩 대역폭에 의해 제한되지만 24 메가 바이트 전원 후 주요 성능 제한된다. 최고 성능 설계는 전력 및 대역폭 곡선의 교차점에서 달성됩니다. 최고 성능과 면적 곡선 사이의 큰 간격은 전력 제약으로 인해 실리콘의 광대 한 영역을 더 많은 코어에 사용할 수 없음을 나타냅니다.

그림 3 비 고성능 사용하는 디자인의 성능을 나타냅니다(마력)코어와 낮은 작동 전력 트랜지스터(베다)캐시. 마찬가지로 그림 3 은 코어와 캐시 모두에 대해 낮은 작동 전력을 가진 설계의 성능을 나타냅니다. 마력의 트랜지스터를 사용하는 디자인은 20 나노 미터의 다이 영역에 맞는 코어의 20%만 전원을 공급할 수 있습니다. 이는 코어의 약 두 배,즉 35-40%의 코어를 지원하는 더 큰 캐시를 사용할 수 있기 때문입니다. 그들은 코어와 캐시를 모두 구현하기에 적합하기 때문에 베다 장치는 높은 전력 효율을 얻을 수.

따라서 범용 멀티코어 프로세서가 제공하는 최고 성능의 디자인은 코어와 캐시를 트랜지스터로 제작할 때 어두운 실리콘의 넓은 영역을 초래한다는 결론을 내릴 수 있습니다. 앞서 설명하고 도 3 에 도시 된 바와 같이 그러나,베다 트랜지스터의 사용을 만드는 것은 어느 정도 어두운 영역을 감소시킨다.

코어 카운트 분석:활용된 코어 수를 분석하기 위해 그림 4 는 해당 기술의 특정 다이 영역에 들어갈 수 있는 이론적 코어 수와 피크 성능 설계의 코어 수를 함께 보여줍니다. 칩 전력 제한으로 인해 2013 년 이후 마력 기반 설계가 불가능 해졌습니다. 베다 기반 디자인은 앞으로 방법을 제공하지만,다이 영역 제한 및 베다 디자인 사이에 도시 된 높은 갭은 다이 영역의 증가 분율 때문에 충분히 활용 코어의 어두운 남아 있음을 나타냅니다.3.2 전문 멀티 코어 프로세서

이제 우리는 20 나노 다이 영역을 갖는 베다 트랜지스터를 사용하여 최대 성능 설계를 시연한다.

멀티코어 칩에 수백 개의 다양한 애플리케이션별 코어가 포함된 특수한 컴퓨팅 환경을 고려하여 극도의 응용 프로그램을 평가합니다. 실행 중인 응용 프로그램에 가장 유용한 코어만 활성화됩니다. 온칩 코어의 나머지 부분은 전원이 꺼져 있습니다. 더 적은 하지만 더 강력한 코어와 높은 성능을 제공 합니다. 그 결과,전력 효율이 매우 높고,전력 효율이 훨씬 뛰어나다.

코어 카운트 분석: 그림 4 비는 언급 된 코어 유형에 걸쳐 설계를 수행하는 피크에 대한 코어 수의 비교 분석을 보여줍니다. 이는 최고 성능의 특수 설계가 16-32 코어만을 사용하고 캐시가 다이 칩 영역의 큰 부분을 차지한다는 것을 보여줍니다. 낮은 코어 카운트 설계가 99.9%병렬 처리로 다른 설계보다 우수합니다. 파워 엔벨로프를 다른 코어 설계보다 더 높여 줍니다. 또한 제한된 오프칩 대역폭에 의해 궁극적으로 제약을 받습니다. 3 차원 스택 메모리는 전력 제한을 초과하는 대역폭 제약 조건의 영향을 완화하는 데 사용됩니다. 3 차원 스택 메모리의 사용은 대역폭 제약 조건을 밀어 고성능 전력 제한 설계로 연결(그림 4 기음). 오프칩 대역폭 병목 현상을 제거하면 활용도가 낮은 다이 영역을 갖는 전력 제한 체제로 되돌아갑니다(그림 4 비). 3 차원 메모리와 특수 코어를 결합하여 오프칩 대역폭을 줄이면 다이 크기 20 나노에 대한 속도 향상이 3 배 향상되고 온칩 캐시 크기에 대한 압력이 줄어듭니다. 또한,칩 멀티프로세서는 성능 향상의 35%미만을 달성할 수 있다.

그림 4:코어 카운트 분석

4 현재 최첨단

어두운 실리콘 현상은 2005 년에 시작되었습니다. 프로세서 설계자가 단일 코어 성능을 향상시키는 대신 무어의 법칙 스케일링을 이용하기 위해 코어 수를 늘리기 시작한 때였습니다. 그 결과,무어의 법칙과 데 나드 스케일링이 현실에서 반대로 행동한다는 것을 알게되었습니다. 데나드 스케일링은 단위 면적당 트랜지스터의 밀도가 그 크기의 감소와 함께 일정하게 유지된다고 말한다. 처음에는 프로세서의 작업을 효율적인 처리를 달성하고 어두운 실리콘의 영향을 최소화하기 위해 다른 영역으로 나누었습니다. 이 분할은 부동 소수점 단위의 개념으로 이어졌고 나중에는 특수 모듈을 사용하여 프로세서의 작업을 분할하고 분배하는 것이 어두운 실리콘의 문제를 완화하는 데 도움이 될 수 있음을 깨달았습니다. 이러한 특수 모듈은 효율적인 작업 실행으로 더 작은 프로세서 영역을 생성하여 다른 그룹을 시작하기 전에 특정 트랜지스터 그룹을 끌 수있었습니다. 한 작업에서 몇 개의 트랜지스터를 효율적으로 사용하면 프로세서의 다른 부분에 트랜지스터를 계속 사용할 수 있습니다. 이러한 개념은 시스템 온 칩(소호)및 시스템 인 칩(원문)프로세서로 발전했습니다. 인텔 프로세서의 트랜지스터는 작업 부하에 따라 온/오프집니다. 그러나,이 보고서에서 논의 된 전문 멀티 코어 디자인은 대역폭과 온도에 대한 서로 다른 요구 사항을 갖는 다른 사회 및 원문 멀티 코어 프로세서에 미치는 영향을 실현하기 위해 추가 연구가 필요합니다.

5 관련 작업

이 섹션에서는 어두운 실리콘 현상에 대한 문헌에서 제안 된 다른 전략,기술 또는 추세에 대해 설명합니다.

조르그 헨켈 외. 2015 년 다크 실리콘에 새로운 트렌드를 도입했습니다. 제시된 논문은 어두운 실리콘의 열적 측면에 중점을 둡니다. 그것은 칩의 총 전력 예산이 어두운 실리콘 뒤에 유일한 이유는 아니라는 것을 광범위한 실험에 의해 입증,전력 밀도 및 관련 열 효과는이 현상에 중요한 역할을하고있다. 따라서 그들은 열 안전 전력을 제안한다(작은 술)보다 효율적인 전력 예산. 새로운 제안 된 추세 상태 피크 온도 제약의 고려 실리콘의 어두운 영역에서 감소를 제공 합니다. 또한,동적 전압 주파수 스케일링의 사용은 전체 시스템 성능을 증가시키고 어두운 실리콘을 감소 시킨다는 것도 제안된다.

아닐 외. 광고 부스트로 알려진 2018 년 런타임 자원 관리 시스템을 발표했다. 그것은 멀티 코어 프로세서에서 증폭 열 인식 성능을 달성하기 위해 어두운 실리콘 인식 런타임 응용 프로그램 매핑 전략을 사용한다. 그것은 어두운 실리콘의 패터닝(팻)에서 도움이됩니다. 팻은 균등하게 활용 가능한 전력 예산을 향상시키기 위해 칩에 걸쳐 온도를 분배 매핑 전략이다. 그것은 낮은 온도,높은 전력 예산을 제공하고,증폭의 더 오랜 기간을 지탱한다. 실험에 따르면 다른 최첨단 성능 부스터와 비교하여 37%더 나은 처리량을 산출합니다.

레이양 외. 신뢰성을 유지하고 모든 코어를 안전한 온도 범위 내에서 유지함으로써 원하는 작업을 실행할 수있는 온칩 멀티 프로세서 시스템의 기능을 결정하는 근본적인 문제를 해결하기 위해 2017 년에 열 모델을 제안했습니다. 제안 된 열 모델은 빠른 칩 온도 예측에 사용됩니다. 최소 칩 피크 온도를 예측하여 최적의 작업 대 코어 할당을 찾습니다. 최소 칩 피크 온도가 어떻게 든 안전 온도 한계를 초과하는 경우,온도 제한 작업 선택으로 알려진 새로 제안 된 휴리스틱 알고리즘이 칩 안전 온도 한계 내에서 시스템 성능을 최적화하기 위해 반응합니다. 이 모델은 다른 전통적인 기술에 비해 칩 피크 온도를 10 만큼 감소 시킨다는 것을 보여줍니다. 안전 온도 제한에서 전체 시스템 성능이 19.8%향상됩니다. 마지막으로,이 체계적 기술의 타당성을 증명하기 위해 실제 사례 연구가 수행됩니다.

6 결론

멀티코어 프로세서의 연속 스케일링은 전력,온도 및 대역폭 제약에 의해 제한된다. 이러한 제약 조건은 기존의 멀티코어 디자인이 수십 개를 넘어 수백 개의 낮은 코어로만 확장되도록 제한합니다. 그 결과 프로세서 칩의 상당 부분이 나머지 칩이 계속 작동 할 수 있도록 희생합니다. 우리는 전문 멀티 코어를 구성하여 사용되지 않는 다이 영역(어두운 실리콘)의 용도를 변경하는 기술을 논의했습니다. 특수화된 멀티코어는 다수의 워크로드별 코어를 구현하고 실행 중인 워크로드의 요구 사항과 일치하는 특정 코어만 전원을 공급합니다. 모든 물리적 제약 조건을 고려하여 다중 코어 설계를 분석하기 위한 상세한 1 차 모델이 제안됩니다. 모델의 성능을 분석하기 위해 다른 범용 멀티코어와 비교하여 광범위한 워크로드 실험이 수행됩니다. 멀티코어는 2 배에서 12 배까지 다른 디자인을 능가합니다. 멀티코어는 매력적인 디자인이지만 최신 워크로드는 특수 코어로 오프로딩할 수 있는 후보 역할을 하는 계산 세그먼트를 식별하도록 특성화되어야 합니다. 또한 적절한 세분성으로 코드 마이그레이션을 용이하게하기 위해 소프트웨어 인프라 및 런타임 환경도 필요합니다.

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