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Este informe resume las tendencias tecnológicas que dan lugar al fenómeno del silicio oscuro, su impacto en los servidores y un esfuerzo por frenarlos basado en el artículo de investigación publicado en 2011 por Hardavellas et al. Los chips de servidor no se escalan más allá de un cierto límite. Como resultado, una porción creciente del chip permanece apagada, conocida como silicio oscuro, que no podemos permitirnos alimentar. Los procesadores multinúcleo especializados pueden hacer uso de un área de troqueles abundante, infrautilizada y con restricciones de energía al proporcionar diversos núcleos heterogéneos específicos de la aplicación para mejorar el rendimiento del servidor y la eficiencia energética.

Los datos están creciendo a un ritmo exponencial. Requiere energía computacional para procesar y realizar cálculos. Se ha observado que los datos están creciendo más rápido que la Ley de Moore . La Ley de Moore establece que el rendimiento de la computadora, la velocidad del reloj de la CPU y el número de transistores por chip se duplicarán cada dos años. Se requiere una cantidad de energía computacional sin precedentes para hacer frente a este desafío. Basta con hacerse una idea de las demandas de energía con un ejemplo de que el centro de datos de 1000 m2 es de 1,5 MW. Hoy en día, se utilizan procesadores multinúcleo para procesar estos datos. Se cree que el rendimiento de un sistema es directamente proporcional al número de núcleos disponibles. Sin embargo, esta creencia no es cierta porque el rendimiento no sigue la Ley de Moore. En realidad, el rendimiento es mucho más lento que los resultados esperados debido a algunas restricciones físicas, como el ancho de banda, la potencia y los límites térmicos, como se muestra en la figura 1.

Figura 1: Restricciones físicas

Se observa que el ancho de banda fuera de chip crece lentamente. Como resultado, los núcleos no se pueden alimentar con datos lo suficientemente rápido. Un aumento en el número de transistores no disminuye el voltaje lo suficientemente rápido. Un aumento de 10 veces en los transistores resultó en solo una caída de voltaje del 30% en la última década. Del mismo modo, la potencia está limitada por los límites de enfriamiento, ya que el enfriamiento no escala en absoluto. Para alimentar la revolución multinúcleo, el número de transistores en el chip está creciendo exponencialmente. Sin embargo, operar todos los transistores simultáneamente requiere exponencialmente más potencia por chip, lo cual no es posible debido a las restricciones físicas explicadas anteriormente. Como resultado, un área exponencialmente grande del chip queda sin utilizar, conocida como silicio oscuro.

El área de silicio oscuro está creciendo exponencialmente, como se muestra en la línea de tendencia de la figura 2. En este gráfico, el tamaño de la matriz del rendimiento máximo para las diferentes cargas de trabajo se representa con el tiempo. En palabras simples, solo podemos usar una fracción de los transistores disponibles en un chip grande, y el resto de los transistores permanecen apagados.

Figura 2: Tendencia de tamaño de troquel

Ahora surge una pregunta, ¿deberíamos desperdiciar esta gran área oscura no utilizada del chip? Hardavellas et al. silicio oscuro reutilizado para multiprocesadores de chips (CMP) mediante la construcción de un mar de núcleos heterogéneos especializados para aplicaciones específicas. Estos núcleos especializados activan dinámicamente solo unos pocos núcleos seleccionados diseñados explícitamente para la carga de trabajo determinada. La mayoría de estos núcleos de aplicaciones permanecen desactivados/oscuros cuando no están en uso.

Beneficios de los núcleos especializados: Los núcleos especializados son mejores que los núcleos convencionales porque eliminan los gastos generales. Por ejemplo, para acceder a una pieza de datos de la memoria local, la caché L2 y la memoria principal se requieren 50 pJ, 256-1000 pJ y casi 16000 pJ de energía, respectivamente. Estos gastos generales pertenecen a la computación de propósito general, mientras que un núcleo especializado cuidadosamente diseñado puede eliminar la mayoría de estos gastos generales. Los núcleos especializados mejoran el rendimiento agregado y la eficiencia energética de las cargas de trabajo de los servidores al mitigar el efecto de las restricciones físicas.

1.1 Metodología

Para evaluar la extensión del silicio oscuro, es crucial optimizar conjuntamente un gran número de parámetros de diseño para componer CMPs que sean capaces de alcanzar el máximo rendimiento mientras se mantienen dentro de las restricciones físicas. Por lo tanto, desarrollamos modelos analíticos de primer orden optimizando los componentes principales del procesador, como voltaje de umbral de suministro &, frecuencia de reloj, tamaño de caché, jerarquía de memoria y recuento de núcleos. El objetivo de los modelos analíticos es derivar diseños de rendimiento máximo y describir las restricciones físicas del procesador. Los modelos parametrizados detallados se construyen de acuerdo con los estándares ITRS*. Estos modelos ayudan a explorar el espacio de diseño de los multicores. Tenga en cuenta que estos modelos no proponen el número absoluto de núcleos ni el tamaño de caché necesarios para lograr el máximo rendimiento en los procesadores. En cambio, son modelos analíticos propuestos para capturar los efectos de primer orden de la escala tecnológica para descubrir las tendencias que conducen al silicio oscuro. El rendimiento de estos modelos se mide en términos de rendimiento agregado del servidor, y el modelo se examina de forma autónoma en computación heterogénea.

Para construir estos modelos, hemos hecho algunas opciones de configuración de diseño para modelos de hardware, ancho de banda, tecnología, potencia y área, como se describe en detalle en la siguiente sección.

2.1 Modelo de hardware

Las CMPs se construyen sobre tres tipos de núcleos, es decir, de uso general (GPP), embebido (EMB) y especializado (SP). Los GPP son núcleos multiproceso de cuatro vías escalares en orden y proporcionan un alto rendimiento en un entorno de servidor al lograr una velocidad 1,7 veces mayor en un núcleo de un solo subproceso . Los núcleos EMB representan un paradigma de diseño consciente de la energía, y son similares a los núcleos GPP en rendimiento. Los núcleos especializados son CMPS con hardware especializado, por ejemplo, GPU, procesadores de señal digital y matrices de compuertas programables en campo. Solo se activarán los componentes de hardware que sean más adecuados para la carga de trabajo determinada en cualquier momento. Los núcleos SP superan a los núcleos GPP 20 veces con 10 veces menos de potencia.

Modelo de tecnología 2.2

Las CMPs se modelan en tecnologías de fabricación de 65 nm, 45 nm, 32 nm y 20 nm siguiendo las proyecciones de ITRS. Los transistores que tienen un voltaje de umbral alto Vth son los mejores para evaluar la reducción de la corriente de fuga. Por lo tanto, se utilizan transistores de alta Vta para mitigar el efecto de la pared de energía . Los CMPS con transistores de alto rendimiento para todo el chip, LOP (potencia de operación baja) para la caché y transistores LOP para todo el chip se utilizan para explorar las características y el comportamiento del modelo.

2.3 Modelo de área

El modelo restringe el área del troquel a 310 mm2. Los componentes de interconexión y sistema en chip ocupan el 28% del área, y el resto del 72% es para núcleos y caché. Podemos estimar las áreas principales escalando los diseños existentes para cada tipo de núcleo de acuerdo con los estándares ITRS. El núcleo UltraSPARC T1 se escala para núcleos GPP y ARM11 para núcleos EMB y SP.

2.4 Modelo de rendimiento

La Ley de Amdahl es la base del modelo de rendimiento. Supone un paralelismo de aplicación del 99%. El rendimiento de un único núcleo se calcula agregando UIPC (instrucciones de usuario confirmadas por ciclo). UIPCis calculado en términos de tiempo de acceso a la memoria dado por la siguiente fórmula:

AverageMemoryAccessTime = HitTime + MissRate × MissPenalty

UIPC es proporcional al rendimiento general del sistema. Fórmulas detalladas, derivaciones y cálculos del modelo de rendimiento están disponibles en .

2,5 L2 modelos de evolución de conjuntos de datos y velocidad de error de caché

Estimar la velocidad de error de caché para la carga de trabajo dada es importante, ya que desempeña un papel rector en el rendimiento. La caché L2 de tamaño entre 256 KB y 64 MB se ajusta a curvas utilizando mediciones empíricas para estimar la tasa de pérdida de caché. La ley de potencia X desplazada
y = α (x + β) ^ γ proporciona el mejor ajuste para nuestros datos con una tasa de error promedio de solo 1,3%. Las fórmulas de escalado de velocidad de error se enumeran con detalles en este trabajo .

2.6 Modelo de ancho de banda fuera de chip

Los requisitos de ancho de banda de chip se modelan mediante la estimación de la tasa de actividad fuera de chip, es decir, la frecuencia de reloj y el rendimiento del núcleo. El ancho de banda fuera de chip es proporcional a la tasa de pérdida de L2, el recuento de núcleos y la actividad del núcleo. El ancho de banda máximo disponible viene dado por la suma del número de pads y el número máximo de relojes sin chip. En nuestro modelo, tratamos la memoria apilada en 3D como una caché L3 grande debido a su alta capacidad y gran ancho de banda. Cada capa de memoria apilada 3D es de 8 Gbits con tecnología de 45 nm. El consumo de energía de cada capa es de 3,7 vatios en el peor de los casos. Modelamos 8 capas con una capacidad total de 8 GBytes y una capa adicional para la lógica de control. La adición de 9 capas eleva la temperatura del chip a 10°C. Sin embargo, tenemos en cuenta la disipación de energía para contrarrestar estos efectos. Estimamos que el apilamiento 3D mejorará el tiempo de acceso a la memoria en 32.5% porque hace que la comunicación entre los núcleos y la memoria 3D sea muy eficiente.

2.7 Modelo de potencia

La potencia total del chip se calcula agregando la potencia estática y dinámica de cada componente, como núcleo, caché, E/S, interconexión, etc. Utilizamos datos ITRS para gestionar la máxima potencia disponible para chips refrigerados por aire con disipadores de calor. Nuestro modelo tomará como entrada los límites de potencia máxima y descartará todo el diseño de CMPs que exceda los límites de potencia definidos. Las tecnologías de refrigeración líquida pueden aumentar la potencia máxima sin embargo, todavía no hemos logrado aplicar métodos de refrigeración térmica en los núcleos. La potencia dinámica de N núcleos y caché L2 se calcula utilizando las fórmulas mencionadas en el documento con detalles.

*https://en.wikipedia.org/wiki/International_Technology_Roadmap_for_Semiconductors

Figura 3: Rendimiento de propósito general (GPP) el chip de multiprocesadores

3 ANÁLISIS

Después de diseñar, necesitamos demostrar el uso de nuestros modelos analíticos. Exploraremos los diseños de máximo rendimiento de los procesadores multinúcleo especializados y de uso general en las dos subsecciones siguientes. Además, también evaluaremos los recuentos básicos de estos diseños y concluiremos mediante un análisis comparativo.

3.1 Procesadores multinúcleo de uso general

Comenzamos explicando la progresión de nuestro algoritmo de exploración espacial de diseño de máximo rendimiento mediante los resultados que se muestran en la figura 3. La Figura 3a representa el rendimiento de un CMPs GPP de 20 nm que ejecuta Apache utilizando transistores de alto rendimiento (HP) para núcleos y caché. El gráfico representa el rendimiento del chip agregado en función del tamaño de caché L2. Significa que una fracción del área del troquel está dedicada a la caché L2 (representada en MB en el eje x).

La curva de área muestra el rendimiento del diseño con potencia ilimitada y ancho de banda fuera de chip, pero con área de troquelado en chip restringida. Más grande el caché menos los núcleos. A pesar de que unos pocos números de núcleos caben en el área de troquel restante, cada núcleo funciona mejor debido a la alta tasa de aciertos de la caché más grande. El beneficio de rendimiento se logra aumentando la caché L2 hasta 64 MB. Después de esto, es compensado por el costo de reducir aún más el número de núcleos.

La curva de potencia muestra el rendimiento del diseño funcionando a la frecuencia máxima con potencia limitada debido a la restricción de refrigeración por aire, pero con ancho de banda y área fuera de chip ilimitados. La restricción de potencia restringe el rendimiento del chip agregado porque ejecutar los núcleos a la frecuencia máxima requiere una cantidad de energía sin precedentes que limita el diseño a muy pocos núcleos.

La curva de ancho de banda representa el rendimiento del diseño que se ejecuta en un área de potencia y matriz ilimitadas con un ancho de banda fuera de chip limitado. Este diseño reduce la presión de ancho de banda fuera de chip debido al mayor tamaño de caché disponible y mejora el rendimiento. Área + Curva de potencia representa el rendimiento del diseño limitado en potencia y área, pero sin límite de ancho de banda fuera de chip. Dicho diseño optimiza conjuntamente la frecuencia y el voltaje de los núcleos seleccionando el diseño de rendimiento máximo para cada tamaño de caché L2.

La curva de rendimiento máximo representa el diseño multinúcleo que se adapta a todas las restricciones físicas. El rendimiento está limitado por el ancho de banda fuera de chip al principio, pero después de 24 MB de potencia se convierte en el limitador de rendimiento principal. El diseño de rendimiento máximo se logra en la intersección de curvas de potencia y ancho de banda. Una gran brecha entre el rendimiento máximo y la curva de área indica que una gran área del silicio en GPP no se puede usar para más núcleos debido a restricciones de potencia.

La figura 3b representa el rendimiento de los diseños que utilizan transistores de alto rendimiento (HP) para núcleos y baja potencia operativa (LOP) para la caché. De manera similar, la figura 3c representa el rendimiento de los diseños con baja potencia de funcionamiento tanto para los núcleos como para la caché. Los diseños que utilizan transistores HP solo pueden alimentar el 20% de los núcleos que caben en el área de la matriz de 20 nm. Por otro lado, los diseños que utilizan transistores LOP para la caché (figura 3c) ofrecen un mayor rendimiento que los diseños que utilizan transistores HP porque permiten cachés más grandes que admiten aproximadamente el doble del número de núcleos, es decir, 35-40% de núcleos en nuestro caso. Los dispositivos LOP producen una mayor eficiencia energética porque son adecuados para implementar tanto los núcleos como la caché.

Por lo tanto, podemos concluir que el diseño de máximo rendimiento ofrecido por los procesadores multinúcleo de propósito general da como resultado una gran área de silicio oscuro cuando los núcleos y las cachés se construyen con transistores HP. Sin embargo, el uso de transistores LOP reduce el área oscura hasta cierto punto, como se explicó anteriormente y se muestra en la figura 3.Análisis de recuentos de núcleos

: Para analizar el número de núcleos utilizados, la figura 4a traza el número teórico de núcleos que pueden caber en un área de troquel especificada de la tecnología correspondiente junto con los recuentos de núcleos de los diseños de máximo rendimiento. Debido a los límites de potencia de los chips, los diseños basados en HP se volvieron imposibles después de 2013. Aunque los diseños basados en LOP proporcionaron un camino a seguir, la gran brecha que se muestra entre el límite de área de la matriz y los diseños LOP indica que una fracción creciente del área de la matriz permanecerá oscura debido a núcleos infrautilizados.

3.2 Procesadores multinúcleo especializados

Ahora demostramos los diseños de máximo rendimiento utilizando núcleos GPP, embebidos (EMB) y especializados (SP) utilizando transistores LOP con un área de matriz de 20 nm.

Una aplicación extrema de núcleos SP se evalúa considerando un entorno informático especializado en el que un chip multinúcleo contiene cientos de núcleos específicos de diversas aplicaciones. Solo se activan aquellos núcleos que son más útiles para la aplicación en ejecución. El resto de los núcleos del chip permanecen apagados. El diseño de núcleos SP ofrece un alto rendimiento con menos núcleos pero más potentes. Se observa que los núcleos SP son de alta eficiencia energética y superan significativamente a los núcleos GPP y EMB.

Análisis de Recuentos de núcleos: La Figura 4b muestra el análisis comparativo de los recuentos de núcleos para los diseños de rendimiento máximo en los tipos de núcleos mencionados. Muestra que los diseños de SP de máximo rendimiento emplean solo 16-32 núcleos y la caché ocupa una gran parte del área del chip de troquelado. Los diseños de SP de bajo núcleo superan a otros diseños con un paralelismo del 99,9%. Las características de alto rendimiento de los núcleos SP aumentan la envolvente de potencia más de lo que es posible con otros diseños de núcleos. Los multicores SP alcanzan una velocidad de 2 a 12 veces sobre diseños multicore EMB y GPP y, en última instancia, están limitados por el ancho de banda fuera de chip limitado. Se utiliza una memoria apilada en 3D para mitigar el efecto de las restricciones de ancho de banda más allá de los límites de potencia. El uso de memoria apilada en 3D empuja la restricción de ancho de banda y conduce a un diseño de alto rendimiento con restricciones de potencia (figura 4c). La eliminación del cuello de botella de ancho de banda fuera de chip nos lleva de vuelta al régimen de potencia limitada que tiene un área de troquelado infrautilizada (figura 4b). La reducción del ancho de banda fuera del chip mediante la combinación de memoria 3D con núcleos especializados mejora la velocidad en 3 veces para un tamaño de matriz de 20 nm y reduce la presión sobre el tamaño de caché en el chip. Por otro lado, los multiprocesadores de chips GPP y EMP solo pueden lograr menos del 35 por ciento de mejora de rendimiento.

Figura 4: Análisis de Recuentos Básicos

4 ESTADO ACTUAL DE LA TÉCNICA

El fenómeno del silicio oscuro comenzó en 2005. Fue el momento en que los diseñadores de procesadores comenzaron a aumentar el número de núcleos para explotar el escalado de la Ley de Moore en lugar de mejorar el rendimiento de un solo núcleo. Como resultado, se descubrió que la Ley de Moore y la escala de Dennard se comportan a la inversa en la realidad. Dennard scaling afirma que la densidad de transistores por unidad de área permanece constante con una disminución en su tamaño . Inicialmente, las tareas de los procesadores se dividieron en diferentes áreas para lograr un procesamiento eficiente y minimizar el impacto del silicio oscuro. Esta división llevó a los conceptos de unidades de coma flotante y más tarde se dio cuenta de que la división y distribución de las tareas del procesador utilizando módulos especializados también podría ayudar a aliviar el problema del silicio oscuro. Estos módulos especializados dieron como resultado un área de procesador más pequeña con una ejecución de tareas eficiente que nos permitió apagar un grupo específico de transistores antes de iniciar otro grupo. El uso de unos pocos transistores de manera eficiente en una tarea nos permite seguir teniendo transistores en funcionamiento en otra parte del procesador. Estos conceptos avanzaron a los procesadores System on Chip (SoC) y System in Chip (SiC). Los transistores de los procesadores Intel también se encienden / apagan de acuerdo con la carga de trabajo. Sin embargo, el diseño multinúcleo especializado discutido en este informe requiere más investigación para darse cuenta de su impacto en otros procesadores multinúcleo SoC y SiC que tienen diferentes requisitos de ancho de banda y temperatura.

5 TRABAJOS RELACIONADOS

En esta sección, discutiremos otras estrategias, técnicas o tendencias propuestas en la literatura sobre el fenómeno del silicio oscuro.

Jorg Henkel et al. introdujo nuevas tendencias en silicio oscuro en 2015. El trabajo presentado se centra en los aspectos térmicos del silicio oscuro. Se ha demostrado mediante extensos experimentos que el presupuesto total de potencia del chip no es la única razón detrás del silicio oscuro, la densidad de potencia y los efectos térmicos relacionados también juegan un papel importante en este fenómeno. Por lo tanto, proponen una Energía Térmica Segura (TSP) para un presupuesto de energía más eficiente. Una nueva tendencia propuesta establece que la consideración de la restricción de temperatura máxima proporciona una reducción en el área oscura del silicio. Además, también se propone que el uso de Escalado de Frecuencia de Voltaje Dinámico aumente el rendimiento general del sistema y disminuya el silicio oscuro .

Anil et al. presentó un sistema de gestión de recursos en tiempo de ejecución en 2018 conocido como adBoost. Emplea una estrategia de mapeo de aplicaciones en tiempo de ejecución con conocimiento de silicio oscuro para lograr un aumento del rendimiento con conocimiento térmico en procesadores multinúcleo. Se beneficia del estampado (PAT) de silicio oscuro. PAT es una estrategia de mapeo que distribuye uniformemente la temperatura a través del chip para mejorar el presupuesto de energía utilizable. Ofrece temperaturas más bajas, mayor presupuesto de potencia y mantiene los períodos más prolongados de impulso. Los experimentos muestran que produce un rendimiento un 37% mejor en comparación con otros amplificadores de rendimiento de última generación .

Lei Yang et al. propuso un modelo térmico en 2017 para resolver el problema fundamental de determinar la capacidad del sistema multiprocesador en chip para ejecutar el trabajo deseado al mantener su confiabilidad y mantener cada núcleo dentro de un rango de temperatura seguro. El modelo térmico propuesto se utiliza para la predicción rápida de la temperatura del chip. Encuentra la asignación óptima de la tarea al núcleo mediante la predicción de la temperatura máxima mínima del chip. Si la temperatura máxima mínima del chip excede de alguna manera el límite de temperatura segura, un algoritmo heurístico recientemente propuesto conocido como selección de tareas con restricción de temperatura (TCTS) reacciona para optimizar el rendimiento del sistema dentro de un límite de temperatura seguro del chip. La optimalidad del algoritmo TCTS está formalmente probada, y extensas evaluaciones de rendimiento muestran que este modelo reduce la temperatura máxima del chip en 10°C en comparación con otras técnicas tradicionales. El rendimiento general del sistema se mejora en un 19,8% bajo limitación de temperatura segura. Finalmente, se lleva a cabo un estudio de caso real para probar la viabilidad de esta técnica sistemática .

6 CONCLUSIÓN

El escalado continuo de procesadores multinúcleo está limitado por restricciones de potencia, temperatura y ancho de banda. Estas restricciones limitan el diseño multinúcleo convencional a escalar más allá de unas pocas decenas a cientos de núcleos solamente. Como resultado, una gran parte de un chip de procesador se sacrifica para permitir que el resto del chip siga funcionando. Hemos discutido una técnica para reutilizar el área de la matriz no utilizada (silicio oscuro) mediante la construcción de multicores especializados. Los multicores especializados (SP) implementan una gran cantidad de núcleos específicos de carga de trabajo y solo encienden aquellos núcleos específicos que coinciden estrechamente con los requisitos de la carga de trabajo en ejecución. Se propone un modelo detallado de primer orden para analizar el diseño de multicores SP considerando todas las restricciones físicas. Se realizan extensos experimentos de carga de trabajo en comparación con otros multicores de propósito general para analizar el rendimiento del modelo. Los multicores SP superan a otros diseños en 2x a 12x. Aunque los multicores SP son un diseño atractivo, las cargas de trabajo modernas deben caracterizarse para identificar los segmentos computacionales que sirven como candidatos para la descarga a núcleos especializados. Además, la infraestructura de software y el entorno de tiempo de ejecución también son necesarios para facilitar la migración de código con la granularidad adecuada.

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